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本发明公开的一种基于多层总线的异构多核微处理器，包括多个统一编址的处理核，多个处理核具有不同流水线结构，多个处理核之间通过带有桥接的AXI总线连接，带有桥接的AXI总线上连接有便笺式存储器，每两个处理核之间通过便笺式存储器进行数据包的发送与读取，并且每两个处理核之间还直接发送数据包首地址、长度以辅助完成两个处理核之间数据包的传递，带有桥接的AXI总线上还连接有外设接口，处理核通过外设接口对外部设备进行访问控制。本发明公开的一种基于多层总线的异构多核微处理器能够减少通信延迟。

一种基于多层总线的异构多核微处理器

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