本发明涉及微电子数字电路技术领域，公开了一种数据排序电路及排序方法，所述数据排序电路在每一时钟周期内，对新进入的待排序数据进行排序，并删除上一时钟周期的排序数据中生命值为N的排序数据，能够保持整个寄存器组的数据有序，满足实时性要求。本发明的数据排序方法基于FIFO结构，并且所有的基本排序单元采用简单的线性结构相连，从而能够利用基本排序单元的地址将电路设计成可配置的排序结构，在FIFO深度范围内，任意个数的数据均可排序，提高方法的灵活性，满足不同的使用要求。因此，本发明的技术方案具有速度快，面积小，易拓展的特点。
