本发明涉及一种分段伪数据加权平均DEM电路，包括：数据分段电路、伪数据加权平均电路、数据动态单元匹配电路、数据输入端、数据输出端、第一时钟信号端以及第二时钟信号端；其中，数据分段电路分别与伪数据加权平均电路、数据动态单元匹配电路连接；数据输入端与数据分段电路连接；数据输出端分别与伪数据加权平均电路、数据动态单元匹配电路连接；第一时钟信号端分别与伪数据加权平均电路、数据动态单元匹配电路连接；第二时钟信号端与伪数据加权平均电路连接。通过这种DEM电路，能够消除由于多比特DAC单元之间的不匹配所导致的DAC整体的非线性，提升整个调制器的性能。
