本发明公开了一种提高UIS耐性的VDMOSFET器件及其制备方法，该器件包括：N+衬底区；N‑外延区，设置在N+衬底区的上表面；P‑阱区，通过离子注入方式形成在N‑外延区上，且位于N‑外延区的边缘；P+注入区和N+源区，分别通过离子注入方式形成在P‑阱区内部，且N+源区位于P+注入区上表面；P+欧姆接触区，形成在P‑阱区内部；栅介质层、栅极和栅金属层，自下而上依次设置在N‑外延区的未被覆盖的上表面；源极，设置在P+欧姆接触区和N+源区上方；漏极，设置在N+衬底区的下表面。本发明能最大限度地减小寄生双极型晶体管基区的串联电阻，降低器件因寄生BJT开启而发生UIS失效的可能性，提高器件的UIS耐性。
